時間都去哪了？解密封裝補償背后的時間黑洞
發(fā)布時間：2021-06-28 11:52
作者：一博科技高速先生自媒體成員 姜杰
不知各位是否還記得雷豹,沒錯,就是上次仿真電源差點翻車的那位仁兄《一個好,兩個不行,那三個怎么辦呢?》,最近,他又飽受PIN Delay的折磨。
所謂PIN Delay,直譯“管腳延時”,不過,我們更習慣另外一種叫法“封裝長度”。“管腳延時”是指封裝級互連產(chǎn)生的延時:對于芯片而言,是指DIE pad到封裝引腳之間的延時差異(比如下圖中黃色的走線);對于某些高速連接器來說,比如彎公連接器,則是指每一列pin上的延時不一致。在高速電路設計中,需要考慮Pin Delay來減少信號長度的誤差。
封裝補償是解決問題的方法,通常芯片或連接器廠家會提供封裝級互連長度的參數(shù),PCB設計的等長處理階段,需要將該參數(shù)計入信號長度再繞等長,以達到精確控制信號總長度的目的。
正常而言,考慮了封裝長度的走線等長會更好。不過凡事有特例,雷豹最近就遇到了這樣的特例。本指望PIN Delay能補回些延時,誰曾想PCB做完封裝補償之后信號時序仿真結(jié)果反倒“變差”了,究竟怎么回事?
與以往的案例不同,該試驗板的主控芯片還在封裝設計階段,換句話說,單板設計與主控芯片的封裝設計是同步進行的。因此客戶一開始僅提供了DIE pad的模型及部分信號通道的封裝參數(shù)。吊詭的仿真結(jié)果似乎一開始就有跡可循,不過這是后話。
仿真對象是數(shù)據(jù)速率800Mbps的NAND信號,最短的信號通道(CH6)。由于一開始客戶未能提供相應的封裝補償參數(shù),因此最初只能看到PCB在沒有設置PIN delay的通道眼圖,使用有效眼寬的大小來衡量時序的優(yōu)劣,是811ps。
隨著芯片封裝設計的推進,終于等來了PIN delay參數(shù),在Layout攻城獅根據(jù)封裝補償調(diào)整單板走線等長之后,雷豹迫不及待的再次對同一通道進行仿真,眼圖在眾人期待的眼神中漸次展開……
封裝補償之前有效眼寬811ps,補償之后卻變成——796ps?!看到這個結(jié)果,男人開始沉默,女人開始流淚,一團疑云罩住了所有人:不是說封裝補償后的有效眼寬會變大嗎,補償?shù)臅r間都去哪啦?!
面對這么刺激的結(jié)果,雷豹除了愕然,居然還有些許興奮:一定要揪出這個時間“黑洞”。首先懷疑的是單板的PIN delay參數(shù)設置錯誤,配合設計工作的Layout老炮兒雖然覺得侮辱性很強,但還是對照客戶提供的封裝補償參數(shù)檢查了約束管理器中的設置,排除了PCB等長設置問題,設計攻城獅的尊嚴得以維護,問題仍然懸而未決。
既然設計文件沒問題,那會不會是仿真模型有異常呢?仔細檢查主控芯片的封裝參數(shù),果不其然,發(fā)現(xiàn)了問題所在!
客戶提供的封裝模型中居然只有CH7通道的封裝參數(shù)!
眾所周知,等長處理只是手段,我們的目的是等時。而對比PIN delay的具體數(shù)據(jù)可以發(fā)現(xiàn),不同的通道信號之間延時差別是顯而易見的,以DQS信號為參考,根據(jù)芯片封裝補償參數(shù),在CH6通道中,DQ3需要減小延時,DQ5需要增加延時,才能達到與DQS的一致,而在CH7通道中則剛好相反,DQ3需要增加延時,DQ5需要減小延時。仿真使用CH7通道的封裝參數(shù)來補償CH6通道的走線長度,極端情況下,短的更短,長的更長,難怪結(jié)果會南轅北轍,讓人抓狂。
那么,我們再來看看提供了封裝模型參數(shù)的CH7通道在增加PIN delay前后的差異。沒有考慮PIN delay之前,通道的眼圖有效眼寬是779ps。
考慮PIN delay之后通道的眼圖有效眼寬達到808ps,相比之前增加了29ps,這個值與CH7通道PIN delay最大(78ps)和最小(48ps)的差值28ps也基本吻合。
真相大白,眾人釋然。雷豹卻陷入了沉思:隨著接觸到的芯片設計越來越多,仿真思路也該與時俱進,“開局一模型,仿真用到底”的時代似乎一去不復返,芯片設計在更新,仿真過程中也應時時檢查,步步留心。
