你可曾見過16GB的DDR4顆粒
發(fā)布時間：2021-03-29 17:13
作者:陳亮
隨著DDR技術(shù)的進(jìn)步，容量16GB的DDR4內(nèi)存條已是隨處可見，但是你見過16GB的DDR4顆粒嗎？目前主流的單顆粒容量是1GB或者2GB，那16GB容量的 DDR4顆粒是怎么做到的呢？ 今天我們來聊聊能夠?qū)崿F(xiàn)單顆粒16GB的SIP技術(shù)。
SIP是System in Package（系統(tǒng)級封裝）的簡寫，是指在單個封裝內(nèi)集成多個有源芯片、無源器件或者M(jìn)EMS器件、光學(xué)器件等，完成一定系統(tǒng)功能的高密度集成技術(shù)。基于現(xiàn)有成熟的芯片，將不同功能的裸芯片集成在一塊封裝基板上，形成一個小型系統(tǒng)。相比SOC（系統(tǒng)級芯片），設(shè)計變更更加靈活、開發(fā)周期短、開發(fā)成本低、良率也相對更高。
通過將9個16Gb 的裸die在封裝基板上進(jìn)行堆疊，就突破二維空間的局限，使單位面積的集成度獲得幾倍的提升，相當(dāng)于將一根內(nèi)存條塞進(jìn)了一個顆粒封裝。容量16GB的DDR4顆粒就這樣誕生了。想知道封裝中die是怎么堆疊的嗎？ 前方高能預(yù)警，請系好安全帶！
SIP內(nèi)部接合技術(shù)可以是單純的鍵合線(WireBonding)，亦可使用覆晶接合(FlipChip)，二者同時使用也沒有問題。除此之外還有一種硅通孔的連接方式。
FlipChip：是在I/O pad上沉積錫鉛球，然后將芯片翻轉(zhuǎn)加熱利用熔融的錫鉛球與基板相結(jié)合，所以這種封裝方式也被稱為倒裝。FlipChip具有更優(yōu)越的電學(xué)性能和熱學(xué)性能，以及更高I/O引腳。所以類似FPGA等I/O pad數(shù)量多的die，基本是使用FlipChip作為接合方式。 下圖是有4790個pad的FPGA die，使用FlipChip鍵合工藝的示意圖：
WireBonding：是指用導(dǎo)線完成die與封裝基板連接的一種方式。 具有工藝成熟，生產(chǎn)成本低，設(shè)計靈活等特點(diǎn)。能讓die突破封裝基板面積限制，實(shí)現(xiàn)芯片的多層堆疊。下面介紹幾種用WireBonding 作為連接方式的芯片堆疊方案。
2D平面堆疊封裝示意圖：
3D垂直堆疊封裝示意圖:
3D交錯堆疊封裝示意圖:
Wire Bond的SIP實(shí)例:
SIP不僅能實(shí)現(xiàn)高容量的DDR顆粒，也可以實(shí)現(xiàn)高速芯片的系統(tǒng)集成，但由于bonding線呈感性，相當(dāng)于一段阻抗不連續(xù)的線，且不同堆疊方式下的bonding線差異較大。導(dǎo)致常規(guī)設(shè)計的bonding線性能將難以滿足高速信號傳輸。針對高速信號的bonding線，我們可以對金線進(jìn)行準(zhǔn)確的建模仿真來評估金線性能，并提出針對性的優(yōu)化方案，使bonding線性能滿足高速傳輸要求。也可以進(jìn)行PCB+Package全鏈路的無源/有源仿真。
同時電源和GND也是通過bonding線導(dǎo)通，需要考慮bonding線的對DC壓降和PND阻抗有不利影響。可以通過封裝級電源仿真來評估壓降和噪聲，并提供優(yōu)化方案以滿足電源性能要求。也可以將PCB+Package+die聯(lián)合仿真，模擬系統(tǒng)級的電源性能。
以上幾種die的堆疊方式均來自于SIP設(shè)計仿真實(shí)例。另外不同鍵合方式、不同規(guī)格的的die也是可以進(jìn)行堆疊的。需要根據(jù)die的種類，尺寸大小，PIN腳分布，鍵合方式，封裝層疊等因素具體評估。篇幅有限這里就不一一列舉，如果大家感興趣，后續(xù)小陳再和大家分享一些SIP實(shí)例。
