掌握了這個分析方法，實現傳輸線阻抗5%的加工公差不是夢！
發布時間：2024-03-25 17:02
高速先生成員--黃剛
傳輸線阻抗控制對系統性能的重要性不言而喻，每一家的PCB加工板廠都在往能控制更嚴格的阻抗公差這個目標而不斷努力。但是我們也知道，傳輸線阻抗的控制公差其實會受到PCB結構本身的因素影響，就好像下面這張PCB差分線的切片圖一樣，至少有6、7個參數影響傳輸線的阻抗，例如線寬、線間距、上介質厚度、下介質厚度、銅厚、板材的介電常數等。它們共同決定了這對差分線的阻抗，他們的控制公差決定了差分線阻抗的公差！
今天，高速先生這篇文章想走個高端路線，我們來研究下上面提到的所有影響傳輸線阻抗的參數里，到底能不能比較定量的給他們排個序，看看到底哪個因素的控制公差對加工出來的傳輸線阻抗的公差影響最大呢。這算不算是一個比較有意思的研究方向？
我們一起來看看高速先生最近做的測試板的案例，我們做的是一個USB的測試夾具，PCB設計如下所示：
為了保證高頻的性能，我們使用1到2的激光孔工藝，然后走線就在L2層了。由于板厚比較薄，也就是L2層的上下層介質厚度也很薄，因此我們L2層的線寬自然就設計得很細了。
疊層和L2層的線寬線距就是下面這個樣子了。上下層厚度也就3mil多的樣子，差分阻抗控制85歐姆情況下，線寬也是3mil多點。順便提一下，板材是中等損耗板材，介電常數DK在3.8左右。
然而我們也知道，阻抗加工肯定是有偏差哈，板廠一般是保證10%的阻抗偏差，嚴格的話可能就是8%的阻抗偏差。下圖是該項目最終加工完成進行阻抗測試的傳輸線結果。
其實能看到，同一塊板上的長線和短線的阻抗都很好的滿足8%的阻抗偏差（其實已經接近5%了），這一組差分線的阻抗其實已經加工得非常的好了！
那回過頭我們再進行下理論的分析。根據板廠給出的疊層，我們通過仿真軟件進行阻抗的仿真，的確能看到阻抗的中值就在85歐姆，以下是線長2inch情況下的傳輸線阻抗仿真結果。
那么要怎么來研究上述的參數對阻抗的影響度呢？我們可以用相關仿真軟件的容差分析控件，俗稱DOE分析來進行研究。這個控件主要就是分析如果每個參數都有一定的偏差時，對整體阻抗結果的偏差度影響是怎么樣的，同時也能得到每個參數對后面結果的影響比例！是不是聽起來就有點意思呢？
我們先用一張傳輸線的結構圖來說明這個案例中的參數情況，如下：
其中根據板廠給出的疊層，每個參數的中值分別為：線寬W=3.4mil，線間距S=8mil，上介質厚度（加銅厚）H1=4.4mil，下介質厚度H2=3.2mil，銅厚T=1.2mil，板材的介電常數DK=3.8，那我們就開始進行DOE的仿真。原理也很簡單，我們分別把上面的6個變量參數都設置允許10%左右的誤差，我們來看看進行DOE仿真后，每個參數對最后阻抗結果的貢獻比例是多少！
好！我們來看看在這個case下的DOE仿真結果，就是下面的這張圖：
高速先生來解釋一下這張圖來表達的意思哈！首先左邊表格給出的是不同變量的同樣誤差改變下對后面傳輸線阻抗的影響比例。例如線寬W的誤差改變，會占到17.5%左右的比重；介電常數DK也會有15.8%的影響；銅厚T也占到了11.3%左右。另外還有一些參數可能是互相有影響的，因此結果也一并來考慮。例如線寬W和上介質厚度H1加起來的影響為4.3%。
很多朋友之前是不是沒想過從這個角度出發來分析呢？這個分析其實意義還是很重大的，它可以很清晰的給出哪個參數的影響是最大，在加工過程中可能就需要重點去管控這個因素，這樣的話其實就對最終的阻抗公差有更好的把握。另外也需要知道的是，不同的疊層，不同的線寬線距時，每個參數的影響度的DOE分析結果肯定是不一樣的，可能在A項目中線寬的影響最大，但是在B項目中可能就變成了介質厚度的影響最大了。因此需要針對你們實際產品的情況去做具體分析了哈。
最后問一句，這個方法大家get到了嗎？
本期提問
如果用文章中的例子讓你分析下損耗情況，你覺得損耗和哪些參數有關，哪些參數的影響度最大呢？
