PCB設(shè)計仿真之探討源端串聯(lián)端接
發(fā)布時間：2022-11-22 11:39
作者：一博科技高速先生成員 孫宜文
上期高速線生簡單介紹了反射原理也提到了源端串聯(lián)端接，筆者借此篇文章再深入探討下，本文使用Sigrity Topology Explorer 17.4仿真軟件。
搭建一個簡單的電路模型，給一個上升沿和下降沿均為0.5ns的脈沖波形，電壓跳變?yōu)?V-2V-0V，高電平持續(xù)時間為10ns，假定芯片內(nèi)部驅(qū)動17ohm，路徑中傳輸線的時延為1ns，一起看下這個鏈路的接收端和發(fā)送端波形：
仿真結(jié)果：
傳輸線阻抗50ohm，通道末端開路。實際電路在工作的時候，末端通常是高阻狀態(tài)，也就是和開路差不多。信號到達末端全反射，每個時間階段觀測點的電壓值這里就不做解釋了，感興趣的讀者可以結(jié)合反射系數(shù)計算。
負載端接收到信號過沖很大，當在靠近源端的地方加上33ohm的電阻后仿真結(jié)果如下:
源端阻抗得到匹配
接下來我們用實際情況做例子，模擬一個33Mbps的local bus信號，發(fā)現(xiàn)無端接時候的信號波形，只有一點小小的過沖，是一個還不錯的信號波形。
但我們把速率調(diào)到200Mbps，大概是DDR1的速率，發(fā)現(xiàn)不端接會有很大的過沖。
看來隨著速率的提高，阻抗不匹配的鏈路中，源端串聯(lián)還是有必要的。那么我們該如何判斷何時需要端接？
這里和信號的上升時間Tr及傳輸線延時TD有關(guān)，下面有個經(jīng)驗公式可提供參考：
TD=20%Tr
我們來驗證下公式，拿剛才的示例繼續(xù)仿真，調(diào)整參數(shù)，上升時間是0.5ns，傳輸線延時是1ns，遞減傳輸線延時，從1ns逐漸減小至0.1ns（20%Tr），觀察負載端的信號質(zhì)量。
看起來，Tr減小到0.1ns的時候，反射噪聲約為12%，不同的結(jié)構(gòu)，不同的信號要求不同，具體看信號能容忍多大的噪聲，僅作為快速定位的經(jīng)驗參考。另外需要注意串阻需要盡量靠近源端，不然會引起多次反射，降低端接效果，甚至導致信號更差，來看下不同位置的串阻帶來的影響。
文末總結(jié)下源端串聯(lián)端接的優(yōu)點：
源端串聯(lián)通過靠近芯片發(fā)送端串聯(lián)電阻，使得該串聯(lián)電阻與芯片的內(nèi)阻之和盡量與傳輸線阻抗一致。該端接簡單功耗小，不會給驅(qū)動器帶來額外的直流負載，只需要一個電阻就可以抑制驅(qū)動端到負載端的二次反射，常適用于點對點的拓撲上。
